使用示例和项目完成Verilog HDL编程 | Complete Verilog HDL programming with Examples and Projects

基础、设计流程、建模级别、数据类型、测试台、任务和系统任务、FSM、FPGA、示例和项目
讲师：Surender R

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你将会学到什么？

• 学习Verilog HDL编程的基本概念和特性与C语言的比较Verilog HDL比VHDL的特点和优势
• 超大规模集成电路设计流程（FPGA和ASIC）及其与ASIC的区别
• Verilog HDL编程中的不同设计方法及其实例
• 具有阻塞和非阻塞概念的行为建模及实时示例
• 带有示例的测试台Verilog程序
• 任务和系统任务，包括随机数据生成器、基于文件的操作和内存加载操作以及文件表示输入和输出等示例。
• 有限状态机（FSM），以Mealy&Moore和序列检测器FSM为例
• 存储器控制器的完整设计和测试台编程
• FIFO控制器的完整设计和测试台编程
• 汉明码纠错编码器和解码器的完整设计和测试台编程
• FPGA基础知识

课程要求

• 学习意愿
• C语言基础
• 数字设计基础（非强制性）

课程说明

完成Verilog HDL编程课程，为新手和有经验的人提供完美、结构良好、简洁的课程，从基础级到应用级。本课程讨论Verilog HDL编程中的概念以及与C语言相比的属性，并讨论其特点和优势。

在本课程中，我们将提供与FPGA和ASIC的超大规模集成电路设计流程相关的信息，并对两者进行概述。

本课程提供不同编程风格的信息，如Gate级别、Data flow、Behavioral和switch级别，并举例说明。

本课程提供了关于验证的清晰画面，即模拟和编写测试台，以及一些一般示例，如计数器、使用计数器的时钟驱动器、脉冲发生器。

本课程解释了如何使用带有任务的测试台和带有示例的系统任务编写验证模型。这些示例包括基于文件的系统任务，如将数据写入文件、从文件读取数据以及将数据加载到内存和随机数据生成器。

本课程展示了有限状态机（FSM）的清晰画面

如何绘制，

如何在硬件模型中实现

如何翻译为Mealy和Moore FSM的verilog代码，并举例说明。

本课程还展示了一些项目，如内存控制器、FIFO控制器和使用汉明码的错误检测和校正，这提高了分析和处理项目的能力。

最后给出了FPGA类核心概念的基本知识，即如何将位文件加载到FPGA中。

此课程面向哪些人？

• 电子与计算机科学工程专业本科生
• 超大规模集成电路领域前端规划职业生涯的研究生（设计与验证）
• 高级研究生，愿意做前端超大规模集成电路设计项目